우리는 일상생활에서 여러 전자제품들을 사용하고 있는데요~ 이러한 곳에 활용되는 반도체들은 모두 수백 번의 정밀한 공정들을 거쳐 생산된다는 사실! 알고 계신가요? 이 과정에는 생산한 칩을 가공하고 연결해 주는 패키징 공정도 함께 포함되는데요~! 오늘은 저와 함께 패키징 공정에서 무슨 기술들이 활용되는지 살펴보고 SK하이닉스가 패키징을 위해 어떠한 투자들을 하고 있는지 알아보도록 하겠습니다!
그럼 출발~~
* AI를 기반으로 생성된 가상인물이 포함된 게시물입니다.
SK Careers Editor 23기 이재원
반도체의 시작부터 지금까지 기업들의 공통된 관심사는 하나였습니다. 바로 ‘더욱 미세한 공정을 활용해 반도체를 만들 수는 없을까?’인데요! 이 부분이 바로 우리가 뉴스와 같은 매체들을 통해 접하는 ‘1c DRAM(10nm급)’과 같은 단어들과 연관되어 있는 부분이라고 할 수 있습니다.
그렇다면 우리는 왜 더욱 미세한 공정을 활용해 반도체를 제조하는 걸까요?
첫 번째 이유는 전력 효율의 향상입니다. 웨어러블 기기부터 휴대폰까지 다양한 전자제품들의 크기가 작아지고 많은 소자들이 사용되면서 각각의 전력 효율이 중요한 이슈로 떠오르게 되었습니다. 반도체의 크기가 작아지게 되면 배선의 길이가 줄어드는 등 더욱 전력 효율이 높은 칩을 제조할 수 있게 되고, 나아가 전체적인 제품의 크기가 줄어드는 데에도 많은 도움이 될 수 있습니다.
두 번째는 수율 향상입니다. 반도체가 정밀한 공정을 통해 제조되는 만큼 아주 작은 파티클이라도 들어가면 해당 위치에 있는 칩에 불량이 발생하게 됩니다. 우리는 여기에서 수율의 개념에 대해 생각해 볼 수 있는데, 수율이란 ‘설계된 칩 중에서 실제 정상적으로 생산된 칩의 비율’을 의미합니다. 예를 들어 네 개의 파티클이 웨이퍼에 붙었다고 가정했을 때 한 장의 웨이퍼로 20개의 칩을 생산하게 되면 수율이 80%가 되지만, 100개의 칩을 생산하게 된다면 수율이 96%로 높아지게 됩니다.
[반도체 공정의 미세화와 수율]
이렇게 반도체의 구조적인 미세화는 다양한 장점을 가지고 있지만, 동시에 Short Channel Effect와 같은 문제를 발생시키기도 합니다. 반도체에 흐르는 전류는 게이트에 인가되는 전압에 의해 제어되는데, 선폭이 너무 미세해지면 소스와 드레인 사이의 물리적 거리가 너무 짧아져 게이트의 제어력이 약해지게 됩니다. 이로 인해 정상적으로 전류가 차단되어야 하는 OFF 상태에서도 소스와 드레인 사이에 누설전류가 발생하거나, 드레인 전압의 영향으로 채널 장벽이 낮아지는 DIBL(Drain Induced Barrier Lowering) 현상이 나타나면서 소자의 동작 안정성이 저하될 수 있습니다.
반도체의 미세화로 발생하는 다양한 문제들을 해결하기 위해 여러 방법이 활용되고 있는데요, 특히 그중에서 FinFET 구조는 총 세 면을 게이트로 활용해 전류를 제어하는 기술입니다. 하지만 앞서 말씀드렸던 것처럼 채널의 길이가 너무 짧아지면서 누설 전류가 커지게 되었고, 이로 인해 게이트가 전류를 잘 제어하지 못하는 문제가 발생하게 되었습니다.
이에 대한 대안으로 최근 부상하고 있는 것이 바로 GAA입니다. FinFET이 세 면으로만 전류를 제어했다면, Gate-All-Around의 약자인 GAA는 네 면을 게이트로 모두 감싸 더욱 전류를 효과적으로 제어할 수 있도록 돕는 구조를 가지고 있습니다. 네 면을 모두 활용해 전류를 제어하는 만큼 앞서 말씀드렸던 미세화로 인해 발생하는 문제들을 해결하고, 전력 대비 성능을 향상시켜 전력 소모와 발열을 모두 줄일 수 있다는 장점을 가지고 있습니다.
최근에는 미세공정의 한계를 보완하기 위해 이러한 구조적 변화와 함께 패키징 기술이 다시 한번 주목을 받고 있습니다. 그렇다면 패키징 공정이란 무엇일까요? 이름에서부터 짐작할 수 있는 것처럼 패키징 공정은 칩을 외부의 환경으로부터 보호하고, 시스템과 연결될 수 있도록 통로를 만드는 과정을 이야기합니다.
패키징의 역할에 대해 함께 자세하게 알아볼까요? 패키징의 주요한 역할은 기계적 보호, 전기적 연결, 기계적 연결, 열 방출 4가지로 구분할 수 있습니다.
먼저 기계적 보호는 EMC와 같은 패키징 재료로 칩을 감싸 외부의 기계적, 화학적 충격으로부터 보호하는 것을 말합니다. 나아가 칩이 기능을 정상적으로 수행하기 위해서는 외부와 물리적, 전기적으로 원활하게 연결되어 있어야 합니다. 패키징은 이렇게 칩이 적절한 위치에 잘 배치되고, 신호를 원활하게 입력받거나 출력할 수 있도록 돕는 역할을 합니다. 마지막으로는 열 방출이 있는데, 작동 과정에서 발생하는 열을 원활하게 방출해 칩이 고장 나지 않고 잘 작동할 수 있도록 돕는 역할을 합니다.
반도체 칩의 성능이 발전함에 따라 이를 뒷받침할 다양한 패키징 기술도 함께 개발이 되고 있는데요, 특히 HBM과 같이 고밀도로 집적된 제품들이 많아지면서 어드밴스드 패키징 기술들의 중요성이 점점 높아지고 있습니다. 그러면 어드밴스드 패키징 기술에는 무엇이 있는지 함께 살펴볼까요?
TSV에 대해서는 많이 들어본 적이 있으실 텐데요, 바로 HBM에 활용되는 기술입니다! TSV란 Through Si Via의 약자로 실리콘을 뚫고 전극을 수직으로 연결해 다이를 적층하는 것을 이야기합니다. 기존에는 와이어를 연결해 신호를 전달했는데, 칩이 점점 고밀도화되면서 와이어 연결 과정에서의 물리적, 공간적 문제가 발생하게 되었습니다. 하지만 TSV는 복잡한 와이어 대신 전극을 사용해 통로의 개수를 쉽게 늘릴 수 있으며, 전기적 신호의 경로가 짧다는 장점을 가지고 있습니다.
하이브리드 본딩이란 칩과 칩 사이에 마이크로 범프와 같은 매개 요소들을 사용하지 않고 구리 사이의 접합을 직접 진행하는 기술을 말합니다. 그렇다면 이러한 하이브리드 본딩의 장점은 무엇일까요? 바로 중간에 연결 요소들을 사용하지 않기 때문에 칩의 높이가 낮아지고, 저항이 줄어들어 더욱 신호를 빠르게 전달할 수 있다는 것입니다. 하이브리드 본딩 역시 HBM에 활용되는 기술 중 하나인데요, HBM이 수직으로 적층하는 과정을 통해 제조되는 만큼 다이 간의 간격을 감소시켜주고 높은 대역폭을 제공할 수 있도록 돕는 역할을 하고 있습니다.
앞서 말씀드렸던 하이브리드 본딩의 발전으로 인해 새롭게 주목을 받고 있는 기술이 바로 칩렛입니다. 칩렛이란 기능별로 분리된 개별 칩을 패키징으로 다시 연결하여 여러 기능을 하나로 구현하는 기술입니다. 칩렛은 여러 칩을 연결해서 구현해야 하는 만큼 이를 연결하는 패키징 기술이 중요한데, 최근 하이브리드 본딩과 같은 기술들의 발전으로 칩 사이를 효과적으로 연결할 수 있게 되었습니다. 이를 통해 패키징에서 특히 중요했었던 방열 특성이나 성능 문제를 해결할 수 있게 되었는데요! 칩렛의 가장 큰 장점은 바로 각 칩에 적합한 기술을 적용해 전체적인 비용을 감소시킬 수 있다는 점입니다. 이전에는 높은 정밀도를 필요로 하지 않는 공정도 같은 칩 위에 있다면 비용이 많이 드는 정밀한 공정으로 제조해야 했지만, 칩렛 기술을 활용한다면 요구되는 각각의 사양에 맞게 제조를 진행한 뒤 이를 통합하면 되기 때문에 이전보다 더욱 저렴하게 반도체를 제조할 수 있게 됩니다.
SK하이닉스는 이러한 어드밴스드 패키징의 중요성을 사전에 인지하고, 증가하는 AI 메모리 수요에 대응하기 위해 P&T7에 신규 투자를 진행하였습니다. 이번 패키징 시설은 청주에 구축되는데, 패키징이 전공정 이후 진행되는 후공정의 일부인만큼 관련 시설과의 연계를 고려해 위치를 선정하게 되었습니다. 특히 이번 팹은 어드밴스드 패키징 팹으로써 앞으로 AI 시대의 도래에 따라 점차 확대될 차세대 D램 수요에 대응하기 위한 목적을 가지고 있습니다.
SK하이닉스는 미국 인디애나주에도 어드밴스드 패키징 팹을 건설하고 있습니다. 미국에 AI와 관련된 다양한 기업들이 있는 만큼 AI 메모리에 필요한 어드밴스드 패키징 수요에 대응하겠다는 전략인데요, 특히 HBM4E와 같은 차세대 제품들이 주력 품목이 될 가능성이 높은 만큼 앞으로의 미래에 대해 더욱 적극적으로 대응하겠다는 의지를 엿볼 수 있는 투자인 것 같습니다!
오늘은 패키징에 대한 기본적인 내용들과 어드밴스드 패키징, SK하이닉스의 패키징 투자까지 다양한 부분들에 대해 함께 알아보았는데요! 반도체의 성능을 결정하는 데에는 패키징도 매우 중요한 요소로 작용한다는 사실 꼭 잊지 말고 기억해 주셨으면 좋겠습니다!
